摘要：本文提出了一种对锁相环频率合成器（PLL-FS）行为级建模后仿真，进行噪声和抖动性能分析的方法。新方法借鉴了最新的理论成果，结合工程实践，处于Top－Down设计流程的顶端。实例表明此方法可在PLL-FS设计之初对所设计系统的相位噪声和抖动性能有较精确的预估，并可据此调整设计参数，选择恰当的电路结构，从而显著提高了设计效率。
关键词：PLL-FS行为级建模 抖动 仿真
1、引言
作为时钟恢复电路以及频率合成技术的核心部件——锁相环，已经广泛应用于现代通信以及无线通信领域。高性能、低功耗的锁相环路的设计一直是集成电路设计的热点。而随着微电子技术和应用的发展，锁相环的工作频率也越来越高，这就使得相位噪声或者抖动成为设计中非常受关注的指标。如何对PLL的噪声和抖动特性进行仿真和预估也成为了近几年PLL设计的热点之一。
Demir提出了利用行为级模型对PLL进行描述和仿真的理论。其理论是将所有构成PLL的模块都用行为级模型进行描述，模型中包含了与噪声或者抖动特性相关的参数；他还提出了新的仿真算法，利用一系列非线性随机差分方程组对构成PLL的各模块的电路级噪声特性进行刻画，并给出了基本公式，能将各独立模块噪声仿真后的结果转化为对应的行为级模型的抖动参数[1,2]。
本文结合Demir的理论以及信号处理的概念，对相位噪声和抖动进行了分析，并结合工程实践，介绍了标准化建模语言Verilog-A以及SpectreRF仿真器特性，以PLL-FS为例，介绍了一种实际在设计PLL-FS电路过程中实用高效的PLL噪声和抖动特性预估的方法，并给出了实例，总结了方法的一般流程。
2、相位噪声或抖动的产生原因
2.1 相邻信号走线之间的串扰
当一根导线的自感增大后，会将其相邻信号线周围的感应磁场转化为感应电流，而感应电流会使电压增大或减小，从而造成抖动。
2.2 敏感信号通路上的EMI辐射
电源、AC电源线和RF信号源都属于EMI源。与串扰类似，当附近存在EMI辐射时，时序信号通路上感应到的噪声电流会调制时序信号的电压值。
2.3 多层基底中电源层的噪声
这种噪声可能改变逻辑门的阈值电压，或者改变阈值电压的参考地电平，从而改变开关门电路所需的电压值。
2.4 多个门电路同时转换为同一种逻辑状态
这种情况可能导致电源层和地层上感应到尖峰电流，从而可能使阈值电压发生变化。
3、PLL-FS噪声和抖动分析
锁相环频率合成器结构如图1所示，它由一个外部振荡器（OSC）、鉴频鉴相器（PFD）、电荷泵（CP）、环路滤波器（LF）、压控振荡器（VCO）、两个分频器（FD）构成。实际上是一个反馈回路。当锁定时，使得ffb＝fin。给定一个参考频率fref，则有
选择适当的分频比M和N，即可得到期望的输出频率，这也是最常用的间接频率合成方法。
此锁相环频率合成器的噪声模型如图2所示，定义前向传递函数：
则各噪声源至输出的传输函数为：
可以看出：当ω→∞，Tfwd →0，由于VCO及LF的低通特性，使得Tin、Tdet、Tdiv→0，且Tvco→1，即高频时，VCO噪声在噪声性能中起主导作用；ω→0时， Tfwd→∞，直流状态下有Tin、Tdiv →N， Tvco→0，即在低频段，PLL的噪声主要来自于OSC、PFD/CP、FD等模块，而VCO的噪声削弱很多。
一个包含抖动（jitter）的信号在时域可以表示为：
若使用相位形式则可以写成：
图3 中可以看出理想信号每个沿的起始点在时间轴上间隔相等；而实际的近似周期性信号相应沿的起始点偏离了理想位置，其周期有微小的变化。此时称实际波形有抖动（Jitter）。按照国际电信同盟( International Telecommunications Union, ITU ) 的定义[3]，Jitter指在时间轴上的特定有效瞬间, 信号在他们理想位置前后较小区间内的抖动。不同的有效瞬间(时间轴上有间隔的不同位置) 抖动的幅度是不同的。单位间隔(UI，Unit Interval) 是为度量抖动幅度引入的一个参数，一般定义：一个UI等于一个信号周期的一半。抖动的幅度可以用2种方式度量：一种是绝对时间Tj，他是信号实际位置和理想位置的时间差，单位通常是ps (即10e-12s)；另一种是相对幅度，等于(T/UI)×100%。定量表述抖动幅度的指标则有：抖动的幅度区间(Period Jitter)、峰峰值(Peak to Peak Jitter)、均值、标准差(RMS Jitter)、周期间偏差(Cycle to Cycle Jitter) 和长周期偏差(Long Term Jitter) 等。在本文对PLL-FS的讨论中，我们关注的是抖动的幅度区间(Period Jitter)和长周期偏差(Long Term Jitter)，分别表示为J和Ji。
构成锁相环的模块可以分成两类，驱动模块（Driven Block）和自激模块（Autonomous Block），在这两种模块中的相位抖动也有所不同。前者如PFD、CP和FD中存在着相位调制抖动（PM Jitter），后者中则是频率调制抖动（FM Jitter）。包含PM 抖动和FM 抖动的信号可分别表示为：
进一步噪声分析，选取可通过仪器直接测量的信号的能谱密度函数Sv(f)，不可直接测量的φ(t)的能谱密度函数Sv(f)等为模型参数，定义在fc附近， Sv(f)与的一次谐波V1归一化的相关函数为：
由噪声和抖动分析可以看出，噪声和抖动是表征同一现象的两种定量方式，前者是在频域，后者是在时域，二者可以相互转化。在实际的PLL行为级建模中，有些模块频域建模方便，有些则是时域模型有效。灵活利用它们，结合相位噪声与抖动之间的转化公式可以建立起有效的PLL-FS的行为级模型。
4、Verilog-A与SpectreRF
Verilog-A语言是一种高层次的模块化硬件描述语言，它用模块的形式来描述模拟系统及其子系统的结构和行为。为实现模拟电路系统性能与物理实现之间的优化设计，方便定义输入与输出信号之间的数学函数关系，Verilog-A提供了多层次的行为及结构模型和多种行为模块描述函数，如常用的时间积分函数idt()，时间微分函数等ddt()，另外还定义了一些特殊的函数，比如转换整形函数slew()，拉普拉斯变换函数laplace.zp()，延迟函数delay()等。利用这些函数，结合对信号的定义，可以完成对各种模拟模块的行为描述。还可以在行为描述中加入延时、噪声等使描述的模块更加符合实际情况。如其中的transition()函数，通过对其所带的延时参数进行设置，可以非常方便的对PM 抖动进行建模。
通常的SPICE仿真软件，往往要求电路有稳定的静态工作点。而PLL中则是大量的周期信号，尤其在为锁定时，不具有稳定的工作点，所以传统的SPICE仿真器不适用于PLL的仿真，目前已有一些适用于PLL电路仿真的软件，其中Cadence的SpectreRF是业界最常用的商用仿真器。
本文使用Verilog-A对构成PLL-FS的模块进行建模，行为描述所生成的模块可以直接用SpectreRF仿真器进行仿真，根据仿真结果和实际要求的性能指标对添加的参数进行调整，也可以作为一个子系统整合到上一级电路中对上层电路进行仿真验证。
5、实例
受篇幅限制，本文仅给出了FD行为级模型的代码。以一个参考频率25MHz、输出频率2G、频带间隔200kHz的PLL-FS为例，VCO输出信号噪声频谱密度图如图4所示。计算及仿真结果显示：OSC在100KHz处噪声为－95dBc/Hz，相应的FM抖动幅度区间为20ps，VCO在100KHz处噪声为－48dBc/Hz，FM抖动幅度区间为6ps；PFD/CP以及FD的PM抖动幅度区间为2ns。
6、分析与结论
对此PLL—FS仿真时间点为45万，仿真时间约10分钟。但是需要注意的是为了简化，本例中所有的模块建模时并未包含1/f噪声。理论上在模块中加入1/f噪声并不很难，但是实际时域内仿真的时候往往需要很长的仿真时间。实际应用中为了加快速度，可以使用Verilog或者VHDL重写模块，并可以加入闪动噪声相关参数，模块选取参数越多，仿真出的结果也更精确，但往往也需要更多的仿真时间。实际上，利用可综合的Verilog或者VHDL代码，可以将PLL整合于ASIC中进行仿真测试。但是目前仅可应用于DPLL。对于混合信号电路，由于电路规模增大，互扰信号增多，进行噪声和抖动性能分析仿真需要消耗大量计算机时间，效果也不精确，往往不被采用。
本文虽然是以PLL-FS为例，但这种噪声和抖动预估的方法同样适用于其它如时钟发生电路以及数据恢复电路。实际应用中对PLL抖动进行估计步骤总结如下：
1 用SpectreRF对构成PLL的各模块抖动进行估计。
2 将各模块内噪声转变为抖动。
3 建立各模块对应的包含抖动的更高层次的行为级模型。
4 将各模块组合，构建PLL模型。
5 对整个PLL模型仿真得到整个系统的抖动特性。
6 对模块进行改进，并重复以上过程，达到较理想的设计指标。
本文提出的方法可以在设计前对PLL做有效的噪声和抖动性能预计，处于Top-Down设计流程顶端，对PLL设计有很好的指导作用；采用这种方法，能缩短设计时间、提高效率，有较强的实际应用意义。
参考文献
[1] H.Chang, E.Charbon, U.Choudhury, A.Demir, E.Felt, E.Liu, E.Malavasi, A.Sangiovanni-Vincentelli, and I.Vassiliou. A Top-Down Constraint-Driven Methodology for Analog Integrated Circuits. Kluwer Academic Publishers,1997.
[2] A. Demir, A. Sangiovanni-Vincentelli. Analysis and Simulation of Noise in Nonlinear Electronic Circuits and Systems. Kluwer Academic Publishers, 1997.
[3] Jitter in PLL based systems: Causes, effects, and solution .Cypress Semiconductor Corporation, July, 1997.
作者简介
李建军，上海交通大学电子工程系硕士研究生，主要研究方向为集成电路设计。
注:本文中所涉及到的图表、注解、公式等内容请以PDF格式阅读原文